解决方案技术支持 第1篇
本博客提供4套vivado工程源码，设计框图如下：
输入视频源有两种，分别对应开发者手里有没有摄像头的情况，一种是使用廉价的OV5640摄像头模组；如果你的手里没有摄像头，或者你的开发板没有摄像头接口，则可使用FPGA内部逻辑生成的动态彩条模拟摄像头视频；视频源的选择通过代码顶层的parameter参数配置，默认使用ov5640作为视频源；模块顶层接口如下： parameter SENSOR_TYPE = 0；输出ov5640的视频 parameter SENSOR_TYPE = 1；输出动态彩条的视频
OV5640摄像头需要i2c初始化配置，本设计配置为1280x720@30Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；此外，OV5640摄像头还需要将2个时钟1个像素的RGB565转换为1个时钟1个像素的RGB888图像；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；模块代码架构如下：
输入视频源有两种，分别对应开发者手里有没有摄像头的情况，一种是使用板载的HDMI输入视频接口；如果你的开发板没有HDMI输入接口，则可使用FPGA内部逻辑生成的动态彩条模拟摄像头视频；视频源的选择通过代码顶层的parameter参数配置，默认使用板载的HDMI输入视频接口；使用笔记本电脑接入HDMI输入接口，以模拟输入Sensor；HDMI解码方案为纯VHDL解码；HDMI输入接口逻辑设计，必须要考虑DDC通信，即通过i2c总线与输入设备协商分辨率，即EDID配置；本设计提供纯VHDL代码实现的i2c模块实现EDID配置；此外，TMDS差分视频进入FPGA IO后，需要将其解码为RGB视频，使用纯VDHL代码实现的HDMI转RGB模块实现输入HDMI视频解码操作，并输出1920x1080@60Hz分辨率的RGB888视频流，本博主已将该代码封装为了自定义IP，可在vivado中直接调用，如下： HDMI转RGB模块代码架构如下： 为了支持1080P@60Hz的输入视频，在硬件设计上需要加上驱动芯片，本设计采用TMDS141RHAR，也可采用其他型号，参考原理图如下： 模块顶层接口如下： parameter SENSOR_TYPE = 0；则输出HDMI接口采集的视频； parameter SENSOR_TYPE = 1；则输出动态彩条的视频；
整个模块代码架构如下：
图像缩放模块功能框图如下，由跨时钟FIFO、插值+RAM阵列构成，跨时钟FIFO的目的是解决跨时钟域的问题，比如从低分辨率视频放大到高分辨率视频时，像素时钟必然需要变大，这是就需要异步FIFO了，插值算法和RAM阵列具体负责图像缩放算法层面的实现； 插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现，设计架构如下： 依据上图，图像缩放模块内部核心是例化了4个双口RAM，作用是缓存4行图像，以得到4个临近的像素，以此为基础做线性插值；如果是做图像放大操作，就以这4个临近的像素为基准，以线性插值为算法，在原图像中插入更多的像素点来扩大分辨率；如果是做图像缩小操作，就以这4个临近的像素为基准，以线性插值为算法，在原图像中删除更多的像素点来缩小分辨率；此外，前面描述的工作是实时的、整幅图像全部扫描式的进行，所以需要对RAM的读写操作进行精准控制；
图像缩放模块代码架构如下：模块的例化请参考工程源码的顶层代码； 图像缩放模块FIFO的选择可以调用工程对应的vivado工具自带的FIFO IP核，也可以使用纯verilog实现的FIFO，可通过接口参数选择，图像缩放模块顶层接口如下： FIFO_TYPE选择原则如下： 1：总体原则，选择_xilinx_好处大于选择_verilog_； 2：当你的FPGA逻辑资源不足时，请选_xilinx_； 3：当你图像缩放的视频分辨率较大时，请选_xilinx_； 4：当你的FPGA没有FIFO IP或者FIFO IP快用完了，请选_verilog_； 5：当你向自学一下异步FIFO时，，请选_verilog_； 6：不同FPGA型号对应的工程FIFO_TYPE参数不一样，但选择原则一样，具体参考代码；
2种插值算法的整合与选择 本设计将常用的双线性插值和邻域插值算法融合为一个代码中，通过输入参数选择某一种算法； 具体选择参数如下：
通过输入i_scaler_type 的值即可选择；
输入0选择双线性插值算法； 输入1选择邻域插值算法；
代码里的配置如下：
图像缩放模块使用非常简单，顶层代码里设置了四个参数，如下： 上图是将输入视频分辨率从1280x720缩放为1920x1080； 如果你想将输入视频分辨率从1280x720缩放为640x480； 则只需修改为如下： 再比如你想将输入视频分辨率从1280x720缩放为960x540； 则只需修改为如下： 在本博主这里，想要实现图像缩放，操作就是这么无脑简单，就该两个参数就能搞定貌似高大上的双线性插值图像缩放，这种设计、这种操作、这种工程源码，你还喜欢吗？
图像缩放模块需要vivado和matlab联合仿真； 需要注意的是，仿真的目的是为了验证，这一步我已经替你们做完了，所以读者不再需要单独仿真，如果读者是在需要自己仿真玩玩儿，需要自己写仿真代码；vivado和matlab联合仿真详细步骤如下： 第一步：网上下载一张1280X720的图片，并用matlab将图片转换为RGB格式的txt文档； 第二步：在vivado下设计tstbench，将RGB格式的txt文档作为视频输入源给到图像缩放模块，并将缩放后的图像数据写入输出txt文档； 第二步：用matlab将输出txt文档转换为图片，并于原图一并输出显示以做比较； 根据以上方法得到以下仿真结果： 双线性插值算法原图1280X720缩小到800x600如下： 邻域插值算法原图1280X720缩小到800x600如下： 双线性插值算法原图1280X720放大到1920x1080如下： 邻域插值算法原图1280X720放大到1920x1080如下：
FDMA图像缓存架构实现的功能是将输入视频缓存到板载DDR3中再读出送后续模块，目的是实现视频同步输出，实现输入视频到输出视频的跨时钟域问题，更好的呈现显示效果；由于调用了Xilinx官方的MIG作为DDR控制器，所以FDMA图像缓存架构就是实现用户数据到MIG的桥接作用；架构如下： 由于FDMA的缓存介质为Zynq的PS端DDR3，所以上图的最后两个框图并不准确，即MIG并不存在，而是直连Zynq的HP接口； FDMA图像缓存架构由FDMA控制器+FDMA组成；FDMA实际上就是一个AXI4-FULL总线主设备，与MIG对接，MIG配置为AXI4-FULL接口；FDMA控制器实际上就是一个视频读写逻辑，以写视频为例，假设一帧图像的大小为M×N，其中M代表图像宽度，N代表图像高度；FDMA控制器每次写入一行视频数据，即每次向DDR3中写入M个像素，写N次即可完成1帧图像的缓存，读视频与之一样；同时调用两个FIFO实现输入输出视频的跨时钟域处理，使得用户可以AXI4内部代码，以简单地像使用FIFO那样操作AXI总线，从而达到读写DDR的目的，进而实现视频缓存；本设计图像缓存方式为3帧缓存；图像缓存模块代码架构如下： 基于FDMA的图像缓存架构在Block Design设计中如下： 本设计用Zynq的PS端DDR3做缓存介质实现3帧缓存，目的是让客户学会FDMA图像缓存架构配合Zynq的PS端DDR3的使用，当然你也可以使用Zynq的PL端DDR3，调用MIG，就和纯FPGA使用一样了；
缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；代码例化如下：
提供4套工程源码，以工程源码3为例，工程Block Design设计如下： 提供4套工程源码，以工程源码3为例，综合后的工程源码架构如下： FDMA图像缓存架构虽然不需要SDK配置，但PL端时钟由Zynq软核提供，所以需要运行运行SDK以启动Zynq；由于不需要SDK配置，所以SDK软件代码就变得极度简单，只需运行一个“Hello World”即可，如下： 工程编译后资源消耗低、功耗低、时序收敛，符合工程项目应用要求，如下： 上图只是举例，资源消耗并非本工程的实际消耗，实际消耗请看下文的《工程代码详解》；
工程源码配套的2款FPGA开发板为选配，可用于工程验证和后续开发，这里仅提供Zynq7100版本 开发板，本博主使用的Zynq7020版本开发板性价比不高，故不再推荐，用户可自行购买开发板移植；具体如下： 该开发板为精简、小巧、适用、经济、功能齐全的本博主专属VIP开发板，VIP开发板由核心板+底板构成；具体配置和接口如下：
Zynq7100 版本的FPGA开发板由核心板+底板构成，配置如下：
核心板配置如下： 板载FPGA型号：Zynq7100–xc7z100ffg900-2；Xilinx经济型FPGA； 板载时钟晶振：板载1颗200M差分晶振，给PL端用，板载一颗单端晶振，给PS端用； 板载DDR3型号：MT41K256M16-107，板载4片该型号DDR3，内存512M，其中2片连接PS端，另2片连接PL端； 板载FLASH型号：25Q128JVEQ，板载2片该型号FLASH，128M容量，用于程序固化； 板载EMMC：KLM8G1GETF-B041，板载2片该型号FLASH，8G容量，用于程序固化； 板载2颗用户LED灯，用于用户开发；取消了板载按键，鸡肋设计，直接用VIO调控即可； 板载拨码开关：用于启动模式切换；
底板配置如下： 板载时钟晶振：板载1颗和150M差分晶振，给PL端高速接口用，其中150M差分晶振可更换为其他频率； 板载1路LVDS接口，为30 PIN用户间距的IO引脚，可接本博主的LVDS显示屏；可配套本博主开发的LVDS项目； 板载2路SFP光口，用于高速接口开发；速率高达10Gb/s；可配套本博主开发的GTP高速接口项目； 板载 X4接口，用于PCIE开发；可配套本博主开发的PCIE项目； 板载1路RJ45网口，用于以太网开发，PHY芯片为RTL8211E；可配套本博主开发的以太网项目； 板载1路OV5640摄像头接口，用于图像开发；可配套本博主开发的图像处理项目； 板载1路HDMI输入接口，最大支持1920x1080@60Hz分辨率，IT6802解码芯片；可配套本博主开发的图像处理项目； 板载1路HDMI输出接口，最大支持1920x1080@60Hz分辨率，直连FPGA的HP BANK；可配套本博主开发的图像处理项目； 板载2路SDI输入接口，最高支持3G-SDI；可配套本博主开发的SDI编解码项目； 板载2路SDI输出接口，最高支持3G-SDI；可配套本博主开发的SDI编解码项目； 板载1路接口，PHY芯片为Cypress的CY7C68013A；可配套本博主开发的USB收发项目； 板载1路SATA接口，可接固态硬盘； 板载1路耳机输出接口，PHY芯片为TI的TLV320AIC3104；可配套本博主开发的音频项目； 板载1路串口，用于用户调试； 板载2路canfd/can接口； 板载1路SD卡接口； 板载1颗E2prom，型号为AT24C02； 板载4颗用户LED灯，用于用户开发； 板载2颗用户按键，用于用户开发； 板载JTAG接口，用于程序调试； 板载12V直流电源接口，用于开发板供电； 板载40 PIN用户间距的IO引脚，可接其他外设；
配套的FPGA开发板发货清单如下：
解决方案技术支持 第2篇
向日葵融合易维工单之后，形成了客服坐席与远程支持一体化业务体系，有效向企业赋能下列能力：
● 客户端一键提交工单，自动上传设备基本信息
● 工单界面调起控制端并定位目标设备，提升服务时效性
● 工单稳定流转，支持SLA质量控制
● 客服接单量，客户满意度等统计分析
总结：
以上便是向日葵技术支持解决方案帮助企业提升售后服务效率，搭建售后服务体系的内容。如果您对方案的其他细节感兴趣，或者想要了解向日葵远程控制的其他案例和方案，欢迎前往官网或者官方公众号了解详情。
解决方案技术支持 第3篇
开发板FPGA型号：Xilinx–Zynq7020–xc7z020clg400-2； 开发环境：； 输入：OV5640摄像头或者FPGA内部动态彩条，分辨率1280x720@30Hz； 输出：HDMI，RTL纯逻辑编码方案，输出分辨率1920x1080@60Hz； 图像缩放方案：纯Verilog图像缩放； 图像缩放实例：1280x720缩放到1920x1080，其他分辨率缩放可自行修改； 图像缓存方案：FDMA图像缓存+PS端DDR3颗粒+图像3帧缓存； 实现功能：FPGA实现纯verilog图像缩放； 工程作用：掌握FPGA实现纯verilog图像缩放的设计能力，以便能够移植和设计自己的项目； 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容； 工程的资源消耗和功耗如下：
解决方案技术支持 第4篇
如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下： 更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；
1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置； 2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可； 3：纯FPGA移植到Zynq需要在工程中添加zynq软核；
解决方案技术支持 第5篇
我们深知，在快速迭代的技术浪潮中，稳定可靠的技术支持是项目成功的关键。因此，美摄科技承诺，为每一位合作伙伴提供由原开发团队直接参与的一对一技术支持服务。这意味着，无论您遇到何种技术难题或定制需求，都能得到最专业、最及时的响应与解决方案。我们不仅是技术的提供者，更是您成功路上的坚实后盾。
【智能算法，引领创新潮流】
美摄科技的短视频SDK解决方案深度融合了AI智能算法，包括但不限于人脸识别、美颜美型、背景替换、智能配乐、语音识别与字幕生成等前沿技术。这些功能不仅极大地提升了用户创作视频的趣味性和专业性，还能根据用户行为数据智能推荐内容，助力平台实现内容生态的持续优化与升级。
【高效稳定，护航业务增长】
性能卓越、运行稳定是美摄科技短视频SDK解决方案的核心优势。我们不断优化底层架构，确保在高并发场景下依然能够保持流畅稳定的用户体验。同时，我们提供详尽的文档和丰富的示例代码，帮助开发者快速上手，减少开发成本，加速产品上线，为业务增长保驾护航。
在这个视频为王的时代，美摄科技愿与您携手并进，共同探索短视频领域的无限可能。无论您是希望打造下一个全民热爱的短视频社交平台，还是希望为现有产品增添视频创作的新活力，美摄科技的短视频SDK解决方案都是您不容错过的选择。让我们一起，用技术赋能创意，用视频连接世界，共同开启视频内容创作的新篇章！
解决方案技术支持 第6篇
开发板FPGA型号：Virtex7-Zynq7100–xc7z100ffg900-2； 开发环境：； 输入：HDMI或者FPGA内部动态彩条，纯VHDL解码方案，分辨率1920x1080@60Hz，笔记本电脑模拟输入源； 输出：HDMI，RTL纯逻辑编码方案，输出分辨率1280x720@60Hz； 图像缩放方案：纯Verilog图像缩放； 图像缩放实例：1920x1080缩放到1280x720，其他分辨率缩放可自行修改； 图像缓存方案：FDMA图像缓存+PS端DDR3颗粒+图像3帧缓存； 实现功能：FPGA实现纯verilog图像缩放； 工程作用：掌握FPGA实现纯verilog图像缩放的设计能力，以便能够移植和设计自己的项目； 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容； 工程的资源消耗和功耗如下：
解决方案技术支持 第7篇
开发板FPGA型号：Virtex7-Zynq7100–xc7z100ffg900-2； 开发环境：； 输入：OV5640摄像头或者FPGA内部动态彩条，分辨率1280x720@30Hz； 输出：HDMI，RTL纯逻辑编码方案，输出分辨率1920x1080@60Hz； 图像缩放方案：纯Verilog图像缩放； 图像缩放实例：1280x720缩放到1920x1080，其他分辨率缩放可自行修改； 图像缓存方案：FDMA图像缓存+PS端DDR3颗粒+图像3帧缓存； 实现功能：FPGA实现纯verilog图像缩放； 工程作用：掌握FPGA实现纯verilog图像缩放的设计能力，以便能够移植和设计自己的项目； 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容； 工程的资源消耗和功耗如下：
解决方案技术支持 第8篇
本文使用Xilinx的Zynq7000系列FPGA纯verilog代码实现图像缩放；输入视频源有两种，分别对应开发者手里有没有摄像头的情况，一种是使用廉价的OV5640摄像头模组或者板载HDMI输入；如果你的手里没有摄像头，或者你的开发板没有摄像头接口，则可使用FPGA内部逻辑生成的动态彩条模拟摄像头视频；视频源的选择通过代码顶层的parameter参数配置，默认使用ov5640作为视频源；FPGA首先对输入摄像头做i2c配置；然后采集输入视频；然后对输入视频做图像缩放操作；图像缩放模块可实现任意比例缩放，支持领域插值和双线性插值2种算法，通过模块顶层参数选择，默认使用双线性插值；缩放后的图像使用本博主常用的FDMA图像缓存架构进行图像缓存，本设计用Zynq的PS端DDR3做缓存介质实现3帧缓存，目的是让客户学会FDMA图像缓存架构配合Zynq的PS端DDR3的使用，当然你也可以使用Zynq的PL端DDR3，调用MIG，就和纯FPGA使用一样了；缩放后的视频最好进行缓存操作，因为缩放后原本的视频时序已经被打乱，不缓存的话直接读出基本是错误且不对齐的数据，导致输出的图像是乱码；缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；本纯verilog图像缩放方案一共移植了16套工程源码，涵盖了目前市面上主流的FPGA平台；本博文介绍其中基于Xilinx 的Zynq7000系列FPGA的4套工程，详情如下： 这里说明一下提供的4套工程源码的作用和价值，如下：
工程源码1
开发板FPGA型号为Xilinx–>Zynq7020–xc7z020clg400-2；输入视频源为OV5640摄像头模组或者FPGA内部逻辑生成的动态彩条；视频源的选择通过代码顶层的parameter参数配置，默认使用ov5640作为视频源；FPGA首先对OV5640摄像头做i2c配置，本设计将OV5640摄像头分辨率配置为1280x720@30Hz；然后采集输入视频，将2个时钟1个像素的RGB565转换为1个时钟1个像素的RGB888图像；然后对输入视频做图像缩放操作，将原视频从1280x720缩放到1920x1080，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；缩放后的图像使用本博主常用的FDMA图像缓存架构进行图像缓存，本设计用Zynq的PS端DDR3做缓存介质实现3帧缓存；缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，输出有效分辨率为1920x1080@60Hz，为了兼容缩放后的其他分辨率，本设计将背景分辨率设计为1920x1080，缩放后的图像叠加在其上显示即可，这也是本博主的创新点；输出然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；该工程适用于Xilinx Zynq7020系列FPGA做图像缩放相关应用；
工程源码2
开发板FPGA型号为Xilinx–>Zynq7020–xc7z020clg400-2；FPGA内部逻辑生成的动态彩条，分辨率配置为1920x1080@60Hz；因为博主使用的Zynq7020开发板没有板载的HDMI输入接口，所以用FPGA内部逻辑生成的动态彩条模拟；然后对输入视频做图像缩放操作，将原视频从1280x720缩放到1920x1080，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；缩放后的图像使用本博主常用的FDMA图像缓存架构进行图像缓存，本设计用Zynq的PS端DDR3做缓存介质实现3帧缓存；缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，输出有效分辨率为1920x1080@60Hz，为了兼容缩放后的其他分辨率，本设计将背景分辨率设计为1920x1080，缩放后的图像叠加在其上显示即可，这也是本博主的创新点；输出然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；该工程适用于Xilinx Zynq7020系列FPGA做图像缩放相关应用；
工程源码3
开发板FPGA型号为Xilinx–>Zynq7100–xc7z100ffg900-2；输入视频源为OV5640摄像头模组或者FPGA内部逻辑生成的动态彩条；视频源的选择通过代码顶层的parameter参数配置，默认使用ov5640作为视频源；FPGA首先对OV5640摄像头做i2c配置，本设计将OV5640摄像头分辨率配置为1280x720@30Hz；然后采集输入视频，将2个时钟1个像素的RGB565转换为1个时钟1个像素的RGB888图像；然后对输入视频做图像缩放操作，将原视频从1280x720缩放到1920x1080，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；缩放后的图像使用本博主常用的FDMA图像缓存架构进行图像缓存，本设计用Zynq的PS端DDR3做缓存介质实现3帧缓存；缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，输出有效分辨率为1920x1080@60Hz，为了兼容缩放后的其他分辨率，本设计将背景分辨率设计为1920x1080，缩放后的图像叠加在其上显示即可，这也是本博主的创新点；输出然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；该工程适用于Xilinx Zynq7100系列FPGA做图像缩放相关应用；
工程源码4
开发板FPGA型号为Xilinx–>Zynq7100–xc7z100ffg900-2；输入视频为板载的HDMI输入接口，使用笔记本电脑模拟HDMI输入设备连接到开发板HDMI输入接口；HDMI解码方式为纯VHDL代码方案；首先FPGA纯verilog实现的i2c配置模块完成HDMI RX的DDC接口配置，EDID配置为1920x1080@60Hz，使用纯VDHL代码实现的HDMI转RGB模块实现输入HDMI视频解码操作，并输出Native的RGB888视频流；为了支持1920x1080@60Hz，在硬件设计上需要加上驱动芯片，本设计采用TMDS141RHAR，也可采用其他型号；然后对输入视频做图像缩放操作，将原视频从1920x1080缩放到1280x720，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；缩放后的图像使用本博主常用的FDMA图像缓存架构进行图像缓存，本设计用Zynq的PS端DDR3做缓存介质实现3帧缓存；缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，输出有效分辨率为1280x720@60Hz，为了兼容缩放后的其他分辨率，本设计将背景分辨率设计为1920x1080，缩放后的图像叠加在其上显示即可，这也是本博主的创新点；输出然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；该工程适用于Xilinx Zynq7100系列FPGA做图像缩放相关应用；
本博客详细描述了FPGA高端项目：Xilinx Zynq7000系列的纯verilog图像缩放工程解决方案的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域； 提供完整的、跑通的工程源码和技术支持； 工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；
解决方案技术支持 第9篇
开发板FPGA型号：Xilinx–Zynq7020–xc7z020clg400-2； 开发环境：； 输入：FPGA内部动态彩条，分辨率1920x1080@60Hz； 输出：HDMI，RTL纯逻辑编码方案，输出分辨率1280x720@60Hz； 图像缩放方案：纯Verilog图像缩放； 图像缩放实例：1920x1080缩放到1280x720，其他分辨率缩放可自行修改； 图像缓存方案：FDMA图像缓存+PS端DDR3颗粒+图像3帧缓存； 实现功能：FPGA实现纯verilog图像缩放； 工程作用：掌握FPGA实现纯verilog图像缩放的设计能力，以便能够移植和设计自己的项目； 工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容； 工程的资源消耗和功耗如下：
解决方案技术支持 第10篇
企业根据不同需求，通过向日葵管理平台选择对应模式进行部署技术支持人员。
管理人员在向日葵管理平台添加员工账号，并分配给技术支持人员。每个技术支持人员拥有独立的账号与登录密码，避免一号多用的麻烦。同时，还可以为账号绑定手机号码，技术支持人员可直接使用手机号码进行登录，方便快捷。 管理员可以直接对技术支持人员账号统一管理，如果出现人事变动，管理者可以单独对账号删除，但是其工作记录并不会消失，客户记录仍保留在管理平台。
远程协助以远程桌面技术为依托，解决系统级运维需求，突出特点为响应迅速、时效性强，客户电脑、手机的软件问题可以通过该层面的远程支持妥善解决。该层面的远程协助广泛应用于软件服务售后、系统集成商售后、企业IT支持等领域。 以电脑桌面远程为主，客户电脑直接运行向日葵SOS版。该版本免安装直接运行，且远控结束后不在客户电脑上存在文件残留，减轻客户的疑惑感。由客户提供软件界面上的识别码给技术支持人员。一方发起，一方接受，无需进行过多繁杂操作和重复的沟通，直接高效解决问题。
操作路径：【向日葵企业版控制端】->【消息中心】->【工单通知】 （1）在工单通知界面即可查看所有工单分派、工单回复等消息通知。 （2）当向日葵控制端正在运行时，桌面也会出现工单通知，以保障响应速度。
在技术支持解决方案中，可以将重要的客户标记为星标客户，存档业务信息，为今后的服务带来便利。而企业管理员则可以通过登录向日葵管理平台了解售后服务情况。 （1）星标客户列表：技术对关键客户进行标记，可一键发起请求，仅需客户同意即可实现远程控制 （2）最近远程记录：可查看关键客户的近期远控记录，便于问题溯源 （3）集中管理：企业管理者可在管理平台查看所有技术支持人员的客户跟踪记录，通过集中式管理方式实现审计，溯源。
（1）技术支持人员在控制端为客户解决问题后，可以将关键客户标为星标客户，并记录当次远控的重点操作信息。 意义有两层： ①客户信息进行存档，方便再次服务时更加快捷的建立连接，同时这些客户的列表也能帮助该企业高效、直观的建立重点客户列表，对关键客户实行针对性的服务； 注意：每个坐席账号支持添加的星标客户数量最多为300个。 ②技术支持人员通过控制端->【星标列表】查看星标客户以及每次记载远控的重点操作信息，便于问题溯源。
（1）管理员可以在【星标客户】中查看坐席成员所保存的重要客户以及客户被远程控制的操作记录。也可以删除指定的星标客户，向日葵控制端的星标客户列表同时被删除。 操作路径：【向日葵管理平台】->【坐席管理】->【星标客户】 （2）可以查看【坐席日志】了解具体的售后服务情况，支持查看30天内的日志，包括远程设备的起始时间，从哪台设备发起远程请求等。坐席日志与技术支持人员在远程协助时的录屏文件结合，可以作为重要的售后追溯凭据，在提升管理效率的同时也能有效减少不必要的纠纷。 操作路径：【向日葵管理平台】->【坐席管理】->【坐席日志】
基于客户对于远程技术支持的方式存有信息安全方面的顾虑，企业须选择高安全性、高稳定性、高可靠性的解决方案。向日葵为了确保信息安全，技术支持方案提供多维度的安全防护机制。 在链路安全层，向日葵使用AES 256位对称加密及RSA 2048位非对称加密技术，全面保障远程连接、用户资料的安全稳定。除此之外，向日葵还提供事前事中事后三重保障防护： （1）提供事前安全防护保障 企业可以设置MAC地址过滤、IP地址过滤和手机短信验证等安全设置，技术支持人员仅能在授权的设备上线坐席。并且支持MAC地址过滤和手机短信验证叠加身份验证，防止因密码泄露导致的身份冒用，保障客户信息安全。 路径：【向日葵管理平台】->【安全设置】->【账号登录安全】 （2）提供事中安全防护保障 技术支持人员发起远程协助请求后，等待客户接受同意，无需客户透露账号密码，客户主导远程控制权，随时支持中断，保证信息安全。 （3）提供事后安全记录 向日葵管理平台的坐席日志和远程协助录屏文件可提供事后追溯，有效减少不必要的纠纷。